碳化硅在许多电力转换应用中比硅表现出显著的性能优势。进一步的成本降低和大规模生产是满足全球电气化带来的对电力半导体强劲需求的关键。在本文中,利发国际将详细讨论工程化SIC基板的潜在优势。
SmartSiC工艺
Soitec公司在20世纪90年代早期开发了Smart Cut工艺。这涉及使用“承载”晶圆和“捐赠”晶圆。氧化的捐赠晶圆在氧化物表面以下一定深度处植入氢,然后翻转到承载晶圆上。通过一系列退火,首先在植入深度处分离捐赠晶圆,然后将捐赠晶圆的薄片熔合到承载晶圆上。顶层表面经过抛光后可以用于器件制造。结果得到的硅-氧化物晶圆在射频、低功耗逻辑和功率IC的制造中具有多种优势:氧化物提供了隔离,便于不同电压等级器件的集成,并在闩锁效应、降低结电容和减少漏电方面具有优势。
图1
捐赠晶圆在一些准备工作后可以重复使用。这一基本流程被应用到SmartSiC工艺中,但有一些关键差异。在这种情况下,承载晶圆是高度掺杂的多晶SiC(pSiC)晶圆,并使用导电粘结将其与捐赠晶圆熔合,捐赠晶圆通常是生产级单晶4H SiC晶圆。捐赠晶圆的碳面向下粘结,确保顶表面是硅面,就像常规的SiC基板一样。这个SiC层厚度可能在1微米或更少,是可以在其上生长器件外延层的种子层。
SmartSiC特性
让利发国际看看SmartSiC生产的器件的一些特性以及这种基板可能为SiC功率器件的制造流程和性能带来的潜在优势。
更低的CO2足迹
生产单晶SiC基板的标准工艺耗能巨大。物理气相传输(PVT)升华工艺需要高温(>2,000°C)。相比之下,pSiC可以通过较低温度、高通量的化学气相沉积生产。Soitec公司概述的SmartSiC流程显示,标准单晶捐赠晶圆可以重复使用10次。其生命周期分析估计,按照当前的电力生成组合,SmartSiC流程相比标准流程可减少4倍的CO2排放。
更低的基板电阻
在垂直SiC MOSFET器件中,净器件电阻主要由横向反转通道电阻、栅极下方的JFET电阻、通过外延层的漂移电阻和基板电阻组成。标准基板起始厚度通常为350微米,在背面接触金属化之前被减薄到100微米至200微米。市面上生产级4H-SiC基板的片电阻通常在15–20毫欧厘米之间。这个掺杂水平受到PVT生长过程中晶体质量的权衡限制。相比之下,SmartSiC使用的pSiC基板可以掺杂得更高,典型值为2毫欧厘米。基板电阻的相对贡献取决于多个因素,包括器件的电压等级。例如,一个750V的MOSFET具有较薄的外延(漂移)层,相比1200V的MOSFET,其基板电阻的相对贡献更大,因为较厚的漂移层会相对比基板有更大的电阻贡献。在一个750V的MOSFET中,基板可能贡献超过器件总导通电阻(RDS(on))的15%。
更低的背面接触电阻和更简化的工艺流程
在标准SiC工艺流程中,背面接触通常通过激光退火来创建镍硅化物层。Soitec展示了在pSiC基板上即使没有激光退火,其背面片电阻也比标准流程低10倍。
图1描绘了SmartSiC工艺流程改善基板和背面接触电阻的情况。
改进的晶圆平整度和翘曲
与标准SiC基板相比,pSiC基板显示出更好的平整度(通过最小二乘范围测量)和更少的翘曲,当晶圆经过背面研磨过程时,翘曲减少了超过一倍。
缺陷率和检查
Soitec展示了在SmartSiC上的KOH蚀刻后的缺陷密度图像与捐赠晶圆相同。此外,SmartSiC晶圆被证明与标准光学检查工具如SICA兼容。顶层的薄种子层允许SiC看到pSiC基底表面。
改进的器件比电阻
改进的基板和背面接触电阻直接转化为改进的器件品质因数。例如,在利发国际上面讨论的750V SiC MOSFET中,器件比电阻的改进可高达20%。图2展示了肖特基二极管的正向I-V特性的数据对比。正向电阻显著降低超过10%。这种性能提升大致相当于器件世代跃迁所获得的改进。
图2
更小的芯片和提高的良率
对于给定的器件等级,实现的更高电流密度可以用于使芯片更小,从而在更高良率的情况下每片晶圆的芯片数量增加。这可以直接转化为成本改善。
可靠性
在标准单晶SiC和SmartSiC晶圆上制造的肖特基二极管进行了主动功率循环测试(PCT)。这些5×10毫米的芯片,标准SiC的典型电流额定值为138A,而SmartSiC为146A。背面使用银烧结,顶面接触使用铝线键合。PCT在80K和120K温度上升情况下进行,加热阶段持续三秒,然后是冷却阶段持续六秒。
超过30万次循环测试确认了SmartSiC与银烧结芯片连接的优越性能,显示出2倍的寿命提高,或20K更高温度波动能力。这项研究展示了SmartSiC粘结界面的可靠性。其他在器件级别的可靠性研究,如MOSFET体二极管稳定性、短路承受时间和反向偏压应力如HTRB和HTGB,仍然需要进行以进一步增强对该技术的信心。在离散和模块级别的应用特定电力转换应力测试也将是大规模使用此技术的必备前提。
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